Операция выполнена!
Закрыть
Хабы: Блог компании YADRO, Производство и разработка электроники, Процессоры, Схемотехника, Электроника для начинающих

При разработке IP-блока инженеру приходится писать логику, превращающую входные данные в выходные. Желательно, чтобы этой логикой можно было еще и управлять в рантайме, поэтому в IP-блок добавляют контрольные и статусные регистры, которым нужно обеспечить подключение со стороны системного интерконнекта.

Теперь представим: архитектор описывает эти регистры в каком-нибудь markdown, инженер, глядя на них, пишет Verilog имплементацию, а разработчик драйвера вручную создает заголовочные файлы на C. Если повезет, все эти компоненты будут соответствовать друг другу. Но только один раз. Решить проблему соответствия способен язык SystemRDL.

Читать далее
Читайте также
НОВОСТИ

ПИШИТЕ

Техническая поддержка проекта ВсеТут

info@vsetut.pro